El CPU Vera de NVIDIA: Por qué 3,3 GHz Tiene Sentido Perfecto

El número que parece erróneo pero no lo es

El procesador Vera de NVIDIA alcanza como máximo los 3,3 GHz. Para quien esté atento a los lanzamientos de procesadores de servidor, esa cifra resulta sospechosamente baja. La línea Xeon de Intel sigue empujando los 4 GHz en sus núcleos más potentes. La serie EPYC 9004 de AMD funciona cómodamente por encima de los 3,8 GHz. Una pieza personalizada de una empresa que conoce las GPUs —máquinas que operan rutinariamente por encima de los 2 GHz con miles de núcleos— debería hacer algo mejor.

La respuesta es que Vera nunca fue diseñada para ganar en velocidad de reloj. Fue diseñada para ganar en otro lado completamente distinto, y los números dentro del chip cuentan la historia.

NVIDIA anunció los detalles de Vera el 21 de julio a través de su blog técnico, luego los amplió en Hot Chips a partir del 23 de agosto. El chip emplea la propia arquitectura de núcleo Olympus de NVIDIA: el segundo diseño de CPU personalizado de la empresa tras Grace, que se basó en el plano Neoverse V2 de Arm. La primera generación de esa línea se remonta aún más atrás, al proyecto Denver de 2011, que produjo el Tegra K1, el Tegra X2 y, en última instancia, el chip Carmel derivado del Tegra X1.

Lo que hace que Vera valga la pena diseccionar no es la historia, sino el intercambio que representa.

Un núcleo pesado, no ancho

El núcleo Olympus es sustancial. Captura hasta 16 instrucciones por ciclo, decodifica 10 y emite a través de 18 puertos en total. Esa última cifra es la inusual. La mayoría de los núcleos contemporáneos de Arm emiten alrededor de 14 a 16 puertos. Zen 5 emite 16. El ancho extra en Olympus proviene de dos decisiones de diseño: seis puertos de ejecución vectorial SVE2 dispuestos en configuración 2 por 3, y cuatro unidades de carga-almacenamiento.

NVIDIA tomó una decisión deliberada sobre SVE2. La compañía confirmó que se mantiene con carriles SVE2 de 128 bits en lugar de avanzar a 256 bits. La razón es el ecosistema: la mayor parte del software existente de Arm todavía apunta a NEON, y cambiar a un formato vectorial más ancho exigiría un esfuerzo masivo de adaptación. En cambio, NVIDIA añadió más unidades vectoriales para incrementar el rendimiento total de punto flotante sin romper la pila de software.

El resultado es un núcleo que puede contener más de 1.000 entradas en el búfer de reordenación —probablemente entre 500 y 600 instrucciones realmente en vuelo—. Eso es enorme para un diseño de frontend fuera de orden, y conlleva un costo. No puedes construir un núcleo tan ancho y esperar ejecutarlo a 4 GHz sin superar con el gasto energético lo que permite una carcasa de servidor de 250 a 450 vatios.

El proceso N3 de TSMC podría soportar frecuencias más altas en teoría. El límite de 3,3 GHz sugiere que el diseño simplemente se quedó sin margen —no por el nodo, sino por el ancho—.

La parte más complicada: multiprocesamiento espacial

Aquí es donde el diseño de Vera resulta genuinamente interesante. NVIDIA lo denomina multiprocesamiento espacial. El concepto es suficientemente sencillo: cada uno de los dos hilos de hardware obtiene sus propias rutas de captura y decodificación, su propio predictor de rama y, en efecto, un frontend separado. El backend —unidades de ejecución, caché, controladores de memoria— es compartido.

En la práctica, esto significa que un hilo que ejecuta una carga intensiva de cómputo no bloquea al otro hilo acaparando el decodificador ni confundiendo el predictor de ramas. Los datos de SPECint 2026 que mostró NVIDIA sugieren que un segundo hilo ejecutando cargas como GB_SR o Stream tiene mucho menor impacto en el rendimiento del primer hilo en comparación con las implementaciones convencionales de SMT.

La salvedad es que esta disposición funciona mejor cuando los dos hilos están haciendo cosas diferentes en espacios de memoria diferentes. El SMT tradicional rinde mejor cuando los hilos comparten memoria y compiten por los mismos recursos —la idea es que los fallos de caché de un hilo pueden ocultarse con la ejecución del otro hilo—. El multiprocesamiento espacial invierte esa suposición. Está optimizado para cargas mixtas, no para dos instancias del mismo programa.

Este diseño también plantea una pregunta que NVIDIA no respondió directamente: ¿cuánto estás pagando en área y energía por frontends duplicados si la carga dominante de servidor sigue siendo mayoritariamente subprocesada o multiprocesada simétrica? La respuesta podría ser que NVIDIA está construyendo para un futuro en el que las cargas de orquestación de IA —precisamente el tipo de mezcla heterogénea de tareas mostrada en las pruebas de Deepinfra— domine los patrones de utilización de servidores.

La ventaja de memoria que distorsiona todas las pruebas

El Vera 88C está clasificado en 1,2 terabytes por segundo de ancho de banda de memoria usando SOCAMM2 a través de 16 canales. El AMD EPYC 9755 contra el que se comparó logra aproximadamente 614 gigabytes por segundo con DDR5-6400 a través de 12 canales. Es un factor de casi dos.

Esto importa enormemente. Cualquier prueba que implique acceso a memoria —y casi todas las pruebas realistas de servidor lo hacen— favorecerá a Vera en cifras brutas, incluso si la arquitectura por ciclo es comparable. Los números de SPECint que sitúan a Vera entre 1,2 y 1,8 veces por encima del EPYC 9755 son mediciones reales, pero son mediciones de un sistema completo, no de una CPU pura. El subsistema de memoria está haciendo gran parte del trabajo pesado.

Esta es también la razón por la que la comparación resulta algo tramada. El EPYC 9755 es una máquina DDR5. Los verdaderos competidores —las futuras piezas Venice de AMD y Diamond Rapids de Intel— también emplearán interfaces de memoria avanzadas. Cuando lleguen esos chips, la brecha de ancho de banda se reducirá drásticamente, y la pregunta pasará a ser si la ventaja de IPC del núcleo Olympus es lo suficientemente grande como para sostener la comparación por sí sola.

Lo que esto revela sobre la estrategia de NVIDIA

Lo más importante de Vera no es el silicio. Es la señal.

NVIDIA está construyendo su propia CPU para controlar toda la pila, desde el conjunto de instrucciones hasta la interfaz de memoria y la interconexión de GPU. La fabrica de coherencia escalable dentro de Vera replica el enfoque NVLink: una interconexión privada optimizada para las cargas que NVIDIA espera dominar. El estándar de memoria SOCAMM2 es otra capa de integración vertical: módulos de memoria personalizados que solo tienen sentido con procesadores personalizados.

Esto importa porque el mercado de entrenamiento e inferencia de IA avanza hacia sistemas integrados donde la CPU, la memoria y la GPU deben comunicarse entre sí más rápido de lo que cualquier plataforma x86 genérica puede lograr. Un diseñador de CPU independiente se beneficia al co-optimizar toda la cadena. Intel y AMD pueden hacer cosas similares internamente, pero deben servir a un mercado mucho más amplio con requisitos diversos. El enfoque de NVIDIA es más estrecho, y esa concentración se vuelve una ventaja cuando la carga es predecible.

El diseño de Vera también aclara lo que NVIDIA no está intentando hacer. Esta no es una CPU de servidor de propósito general destinada a reemplazar a EPYC o Xeon en cada carga. Es una CPU orientada a los patrones de cómputo específicos que rodean el entrenamiento de IA a gran escala: orquestación, movimiento de datos, preprocesamiento y gestión de modelos. Las pruebas publicadas por NVIDIA (rendimiento de navegador sin cabeza, velocidad de compilación, latencia de orquestación de agentes) apuntan todas en esa dirección.

La verdadera prueba aún está por venir

Vera probablemente llegue a finales de 2026, empaquetada junto a arquitecturas de GPU de próxima generación. Las pruebas de carga de trabajo reales —rendimiento de entrenamiento, latencia de inferencia, comparaciones de costo por token— aún no se han publicado al momento de escribir. El documento técnico enlazado desde la página de anuncio de NVIDIA devolvía un error 404 en el momento de la publicación del artículo.

Lo que sí sabemos es que una CPU personalizada de 3,3 GHz con un búfer de reordenación enorme, multiprocesamiento espacial y 1,2 TB/s de ancho de banda de memoria no es un accidente. Es el resultado de una empresa que eligió el ancho sobre la velocidad, el ancho de banda sobre el reloj, y la integración sobre la compatibilidad. La pregunta es si ese conjunto de prioridades se alinea con la dirección que toma el mercado de infraestructura de IA, y si AMD e Intel pueden igualar la integración antes de que la arquitectura acumule demasiada ventaja.

La velocidad de reloj es la distracción. La estrategia es la historia.