三星将芯片业务全押在ASML下一代光刻设备上

三星正在展开一场五年窗口期的竞速

三星电子正将其DRAM的未来押注于工具链的单一变革——从6英寸光罩转向12英寸光罩，用于高数值孔径（high-NA）EUV光刻。5月8日，三星与台积电、英特尔一同宣布加入ASML开发新光罩标准的联盟。SK海力士目前正在审查是否参与。然而，三星是唯一定下2028年实现该技术的DRAM量产目标的公司。这一时间表比台积电提前了大约五年——台积电表示要到2031年才会启动试点产线，2033年才能进入量产。

这个差距比表面看起来更加关键。在存储芯片领域，工艺节点的演进速度比逻辑芯片更快。一款能在2028年量产高-NA EUV加工内存的公司，将拥有更长的窗口期来定义良率曲线、优化设计规则，并在其他竞争对手甚至还没有买到设备之前就锁定客户。

光罩才是当下的瓶颈

之所以要改变光罩尺寸，原因直接而意义深远。高-NA EUV设备每台售价约4亿美元，其数值孔径为0.55，远高于上一代工具的0.33，可将电路图案曝光至约8纳米分辨率。但问题在于，在使用现有6英寸光罩时，更大的NA透镜会将有效曝光面积缩小约一半。制造商被迫采取"晶片拼接"——分别曝光相邻晶片，然后在蚀刻过程中尝试对齐它们。拼接增加了复杂性、降低了吞吐量，并推高了缺陷率。当你试图为AI加速器和数据中心内存制造数十亿个晶体管时，这些都不容出现。

12英寸光罩一步就能使曝光面积翻倍。晶片拼接不再必要，吞吐量飙升，单位经济效益得到改善。这一步不是渐进式的——它是实验室演示与能够出货的工厂之间的本质差别。

三星在这一方向上攻势凌厉。该公司于2024年3月将其首台高-NA EUV系统进口至韩国，比任何竞争对手都早了数月。目前，它正利用该设备在内部验证工艺条件和良率目标，同时通过ASML联盟提前获取12英寸光罩标准的使用权。其策略是，当光罩可用时，手中已经具备可投入生产的DRAM设计和工艺路线，而不是像后来者那样同时遭遇两方面问题。

SK海力士陷入尴尬境地

SK海力士宣布也计划于2028年将高-NA EUV引入DRAM生产。纸面上看，时间表一致。但现实中，三星的设备进口时间更早，且已确认获得12英寸光罩的席位，这赋予了它在执行速度上的实质性优势。如果SK海力士在联盟参与审查中拖延了对新光罩标准的获取，三星就有望在关键处拉开差距——即良率和单颗芯片成本。

这不仅仅关乎谁先出手，更关乎谁先定义工艺窗口。在新型光刻节点上率先攻克良率的内存制造商，将占据市场的高端细分——用于AI训练的高带宽内存、低延迟服务器DRAM，这些是每一轮周期中利润率最高的产品。谁先到达目标，谁就设定全行业遵循的参考设计。

台积电在打另一盘棋

台积电较晚的时间表——2031年试点、2033年量产——反映的是不同的优先级。台积电将高-NA EUV产能集中于先进逻辑节点，而非内存。这并不意味着三星的举动无关紧要。在AI时代，内存和逻辑正在加速趋同。HBM（高带宽内存）本质上是在DRAM晶片上堆叠逻辑层级的电路，而同样的高-NA设备和光罩标准将同时服务两者。三星在内存工艺开发上的先发优势，也会为其逻辑业务带来溢出红利。

同为联盟成员的英特尔在内存领域也面临自身的执行挑战，不太可能在这些基础上挑战三星的DRAM领先地位。三星真正的竞争对手是SK海力士，而非台积电。

接下来会发生什么

最直接的影响是，谁将掌控下一轮内存周期中的利润分配，格局正在重塑。三星的策略清晰：以工具链转型为杠杆，在其历来落后的一环——DRAM工艺领先优势——上实现弯道超车。如果2028年的目标如期兑现，三星将成为首家量产采用完整高-NA EUV + 12英寸光罩组合产品的存储厂商。这将树立工艺标杆。

对全球供应链的影响不如竞争故事那样引人注目，但确实存在。ASML的12英寸光罩产能初期将受到限制，台积电、三星，可能还有英特尔，都将争夺分配额度。光罩供应的任何延迟都可能将三星的五年级优势压缩至仅三年左右。这样的结果将对SK海力士最为有利——它是唯一具备快速追赶工艺能力的竞争对手，只要光罩瓶颈得到缓解。

三星的承诺表明，其对光罩转型能按其时间表推进抱有充分信心。这是一次对工具链格局的大胆判断，将决定三星能否挽回在上一个DRAM周期中失去的内存领先地位，还是因执行失误而进一步落后。