高NA EUV：前沿芯片新战场

没人讨论的设备，即将改变一切

上周，英特尔与ASML在蒙特雷的一场会议上宣布加速合作，推进High-NA EUV光刻技术。表面上看，这不过是一次行业活动。而在那背后，正坐着当前半导体行业面临的最具决定性的技术抉择。

High-NA EUV将极紫外光刻的数值孔径从0.33提升至0.55。这一数字差距看似微小，实则不然。更高的NA意味着更精细的特征可以直接打印出来，无需当前制程中那些多重曝光步骤——而现阶段fab厂不得不将同一层工艺重复运行两三次，甚至四次。次数更少意味着更高良率、更低每晶体管成本，以及推动节点突破当前EUV设备能力极限的可能。

英特尔表示，其已在本州希尔斯伯勒工厂的High-NA EUV系统上处理超过一百万片晶圆。由18A工艺节点打造的核心Ultra系列3处理器——的部分层已经用新设备投入制造。英特尔的说法非常直接：在1.8纳米级工艺下，其性能匹配甚至超越传统EUV层。

这个数字本身不如这一声明重要。如果属实，这意味着最早一批High-NA EUV量产已在产出切实成果。这也意味着无法获得该设备的公司——尤其是中国代工厂——将进一步落后。

没有人轻易解决的拼接难题

此次公告没有足够强调的一点是：High-NA EUV无法一次性曝光一块大尺寸芯片。曝光区域比上一代更小。对于无法适应这个曝光窗口的芯片， fab厂必须采用拼接——将图案分割为多个区块，分别曝光，然后在重新连接时精确对准。

英特尔和ASML正走两条路。短期路径通过拼接延长6英寸掩模的使用；长期路径则朝向6×12英寸的大掩模发展，这将减少接缝数量并提升良率。两条路都不轻松。拼接会引入对准误差。大尺寸掩模则需要新的设备、新的工艺窗口和新的缺陷检测方法。

这正是过渡到High-NA EUV不会一蹴而就的原因。这不仅仅是购买设备的问题，而是重建整套工艺流程的问题。

韩国押注另一条路

三星已表示计划在2028年引入High-NA EUV用于内存生产。这一时间表落后于英特尔当前的部署进度两年。但三星并非被动等待。该公司已在与ASML合作开发光刻掩模，并明确表示High-NA EUV将进入其1纳米工艺产线。

时间线讲述了一个故事。三星正将High-NA EUV专门定位为内存——HBM、下一代DRAM——的工具，而非通用逻辑。这是一个刻意的选择。内存芯片与CPU或GPU芯片有不同的布局约束，它们能以不同方式容忍拼接，并且能够从更细间距中获益——而这些可能不需要尽可能大的曝光视场。

三星的对手SK海力士很可能正在走类似的路径。两家韩国企业都将High-NA EUV视为内存加速器，而非通用逻辑布局。这就将AI芯片所在的逻辑制造领域——留给了台积电，以及越来越倚重的英特尔。

谁赢，谁输

这一趋势的赢家一目了然：ASML，其EXE:5000系统面临巨大需求；英特尔代工，获得一项可向客户提供的差异化能力；以及三星，在内存专用High-NA EUV部署上抢占先机。

输家没那么显眼，但可能影响更大。中国半导体制造商如中芯国际已经无法获得High-NA EUV设备。他们面临的技术差距正在扩大。来自新思科技等公司的先进芯片设计工具——后者最近报告称将三星2纳米工艺的AI芯片设计工作量减少了22%——同样受到对华出口限制。两者的叠加效应是，制造端已无法跟上技术最前沿的步伐。

台湾面临的压力则有所不同。台积电主导先进逻辑制造，而美国一直在推动将这部分产能转移至美国本土。英特尔在俄勒冈州的High-NA EUV部署为这一努力提供了一个潜在据点。它能否转化为结构性优势，取决于英特尔能否持续实现规模化良率提升。

接下来会发生什么

未来十二个月将揭示High-NA EUV能否在初始演示层之外，为逻辑芯片兑现其承诺。英特尔的18A工艺就是试金石。如果这套设备在多层工艺中证明可靠，并通过量产考验，其他代工厂将加速自己的时间表。如果缺陷和对准问题持续存在，行业可能会推迟采用，转而寻找对现有EUV的渐进式改进。

对韩国而言，问题在于2028年的内存部署时间表会带来竞争窗口还是暴露脆弱。如果AI芯片需求持续超出供应，内存瓶颈可能拖累整个生态。High-NA EUV可以有所帮助——但前提是三星和SK海力士能够跑得足够快，赶上需求曲线。

这项技术不仅仅关乎更精细的晶体管。它关乎谁掌控着下一代计算设备的制造根基。率先解决High-NA EUV的公司和国家，将为未来数年设定规则。